КАТЕГОРИЯ:


Астрономия- (809) Биология- (7483) Биотехнологии- (1457) Военное дело- (14632) Высокие технологии- (1363) География- (913) Геология- (1438) Государство- (451) Демография- (1065) Дом- (47672) Журналистика и СМИ- (912) Изобретательство- (14524) Иностранные языки- (4268) Информатика- (17799) Искусство- (1338) История- (13644) Компьютеры- (11121) Косметика- (55) Кулинария- (373) Культура- (8427) Лингвистика- (374) Литература- (1642) Маркетинг- (23702) Математика- (16968) Машиностроение- (1700) Медицина- (12668) Менеджмент- (24684) Механика- (15423) Науковедение- (506) Образование- (11852) Охрана труда- (3308) Педагогика- (5571) Полиграфия- (1312) Политика- (7869) Право- (5454) Приборостроение- (1369) Программирование- (2801) Производство- (97182) Промышленность- (8706) Психология- (18388) Религия- (3217) Связь- (10668) Сельское хозяйство- (299) Социология- (6455) Спорт- (42831) Строительство- (4793) Торговля- (5050) Транспорт- (2929) Туризм- (1568) Физика- (3942) Философия- (17015) Финансы- (26596) Химия- (22929) Экология- (12095) Экономика- (9961) Электроника- (8441) Электротехника- (4623) Энергетика- (12629) Юриспруденция- (1492) Ядерная техника- (1748) Arhitektura- (3434) Astronomiya- (809) Biologiya- (7483) Biotehnologii- (1457) Военни бизнесмен (14632) Висока technologies- (1363) Geografiya- (913) Geologiya- (1438) на държавата (451) Demografiya- ( 1065) Къща- (47672) журналистика и смирен (912) Izobretatelstvo- (14524) външен >(4268) Informatika- (17799) Iskusstvo- (1338) историята е (13644) Компютри- (11,121) Kosmetika- (55) Kulinariya- (373) културата е (8427) Lingvistika- (374) Literatura- (1642) маркетинг-(23702) математиците на (16968) Механична инженерно (1700) медицина-(12668) Management- (24684) Mehanika- (15423) Naukovedenie- (506) образователна (11852) truda- сигурност (3308) Pedagogika- (5571) Poligrafiya- (1312) Politika- (7869) Лево- (5454) Priborostroenie- (1369) Programmirovanie- (2801) производствено (97 182 ) индустрия- (8706) Psihologiya- (18388) Religiya- (3217) Svyaz (10668) Agriculture- (299) Sotsiologiya- (6455) на (42831) спортист строително (4793) Torgovlya- (5050) транспорт ( 2929) Turizm- (1568) физик (3942) Filosofiya- (17015) Finansy- (26596) химия (22929) Ekologiya- (12095) Ekonomika- (9961) Electronics- (8441) Elektrotehnika- (4623) Мощност инженерно ( 12629) Yurisprudentsiya- (1492) ядрена technics- (1748)

Статични и динамични устройства за съхранение




Статично памет с произволен достъп

Припомнете си, че ролята на клетката памет в SRAM отнема спусъка. Static RAM в момента - най-бързият, обаче, и най-скъпият вид RAM. Знаем доста различен изпълнения SRAM (Static RAM), която се различава по технология, методи за организация и обхвата на приложение (фиг. 3.6).

Фиг. 3.6. Видове Static RAM

Asynchronous SRAM. Asynchronous SRAM се използва в кеш паметта на второто ниво в продължение на много години, дори и след появата на i80386 на микропроцесора. За такъв достъп IC време е 15-20 НЧ (в най-добрия случай - 12 NS), които не позволяват на кеш паметта на второто ниво на работа в скоростта на процесора.

Синхронно SRAM. В рамките на тази група от статични RAM ИС секретират тип SSRAM и подобрена PB SRAM.

Значително по-добри резултати в сравнение с асинхронен статична RAM постигната в синхронен SRAM (SSRAM). Както при всяка синхронна памет на всички събития в SSRAM да възникнат с пристигането на външен часовник. Отличителна черта на SSRAM - входните регистри, в които се определя на входа. Гледан тип памет осигурява работа в групов режим с формулата 3-1-1-1, но само до определена стойност на честотата на часовника на автобуса. При по-високи честоти, формулата е променен на 3-2-2-2.

Pentium микропроцесори модификации, започващи с Pentium II на, вместо SSRAM оборудвана със статична памет с произволен достъп с поточна Дост (PB SRAM - поточна Burst SRAM). В този вид на SRAM осъществява вътрешния конвейер, поради което скоростта на обмен на пакети данни, се увеличава с около половината. Споменът за този вид работи добре при по-високи честоти на ФСБ. да PB време достъп SRAM е 4.5 до 8 NS и 3-1-1-1 формула се съхранява при честота 133 MHz системна шина.

Функции за запис на статични RAM. Най-важното е да се помни, за SRAM, технология за запис. Има две опции за запис: стандартни и изостаналост. В стандартен режим, адресът и данните са изложени на съответния автобус в същия цикъл. забавено записване на данните за нея се прехвърля към следващия цикъл, след като изберете желания адрес на клетката, която прилича на режим поточна четене, когато данните се появява на автобуса в следващия цикъл. И двата варианта под внимание може да записва данни от честотата на системната шина. Разликата е засегната само при превключване между четене и запис.

По-подробно разликите в режим на запис, с помощта на един пример производителност SRAM поточна четат от местата A 0, A 1 и A 2, следвани от написването на адреса клетка А 3.

В стандартен режим, записът преди генерирането на адресите първия импулс (IP) на автобуса е даден адреса на първата клетка, за да прочетете A 0. С пристигането на първия IP адрес, което е написано във вътрешния регистър на чипа, и започва четене цикъл. Преди началото на втория IP адрес е изложена на автобус адреса на следващата клетка A1 и започва втория цикъл четене. По това време, данните от клетка A0, получени по шината за данни. В третата фаза, показващ адресната А2, и данните от клетка А на гумата 1 идва. През четвъртото часовник цикъл е трябвало влизане, пред който изходящи данни на IC трябва да бъдат преведени на третия (високо съпротивление) държавата. В резултат на това, данните от клетка А 1, се появява в автобуса само в края на третия период часовник, няма да има достатъчно дълги, за да може да ги използва. По този начин, няма данни се чете или писмено в третия цикъл часовник, и този период се нарича празен цикъл. С началото на четвъртата часовник данни на шината за данни се записва в клетката с адрес А 3. Адрес на следващата клетка само може да се зададе в петия часовник цикъл за четене, и съответните данни са получени в шестия, че е има един единствен цикъл. В резултат на това, четиритактов прави четенето от клетка А 0 и вписване в клетка А 3. Както се вижда от описанието, режимът на стандартен запис включва загуба на няколко автобусни цикъла при превключване между четене и запис цикли. Ако тази памет се използва като кеш памет, не е твърде много влияние върху производителността VM като запис в кеш паметта е много по-рядко, отколкото четенето, и да преминат "четене / запис" и "четене / запис" се появи сравнително рядко.

Данните за забавено режим на запис, който трябва да бъде записано в клетка изложени на автобус в следващия часовник цикъл. Данните, които се четат от клетката A 1 в третия цикъл, са активни по време на целия период часовник и може лесно да се чете на адреса време A 3 експонирана. Самата данните се предават за запис на четвъртия цикъл, където има един цикъл в режим на запис стандарт. В резултат на това, има за същия четиритактов чете съдържанието на две клетки (0 и А 1), и данните, записани в А 3.

Както се вижда от по-горе, и в двата случая на адреса A 2 се игнорира. Не реални адреси и данни загуба настъпва. Контролерът на паметта непосредствено преди преминаване от режим на четене на режима на запис, просто минава адреса, на автобуса като "знае" какво тип памет се използва и колко празни цикли трябва да се въведе преди да се пристъпи "четене / запис" и обратно.

компания IDT (Integrated Device Technology) The в развитието на идеята за запис със закъснение предлага нова технология, наречена ZBT SRAM (нула Bus Turnaround) - нула време за пренос на гумата. Идеята му е да произвежда запис със закъснение с еднакви интервали, както се изисква за четене. По този начин, ако един поточен SRAM четене изисква три такта да чете данни от клетката, данните да бъдат предавани за записване на една и съща адрес относителния мудността. В резултат на натрупване чете и пише цикли са един по един, като ви позволява да извършвате прочетете операции / запис във всеки цикъл, без никакво отлагане.

Динамична памет с произволен достъп

Динамична памет в компютър е значително по-голям от статичен, защото DRAM се използва като основна памет на VM. Тъй като SRAM, динамична памет се състои от ядро ​​(масив GE), и интерфейс логика (буферни регистри, прочетете усилватели данни, схеми за регенерация и др.). Въпреки че броят на типа DRAM вече повече от две дузини ядро ​​те организираха почти идентичен. Основните разлики са свързани с логика интерфейс, и тези разлики се дължат и обхват чипове - в допълнение към основния виртуалната памет на устройството, динамична памет IC включва, например, в адаптери. Класификация на динамичен чип памет е показано на фиг. 3.7.

За да се оцени разликите между видовете DRAM, предварително акцент върху алгоритъма за работа с динамичната памет. За това ние използваме фиг. 3.5.

За разлика от SRAM адрес DRAM клетка се прехвърля към чипа на два етапа - първо колона адрес, а след това на линията, като по този начин намаляване на броя на адрес автогари почти двойно, за да се намалят размерите на тялото и се поставя на дънната платка по-голям брой чипове. Това, разбира се, води до намаляване на ефективността, както за предаване на адреси трябва два пъти повече време. За да се уточни каква част от адреса се предава в определен момент, са два допълнителни сигнални RAS и CAS. При достъп до местоположението на паметта с адрес автобусни линии показват адрес. След стабилизиране на процесите в автобуса се доставят RAS сигнал и адреса е написан във вътрешния регистър на чипа с памет. След това, на адрес автобуса проявяващи колона CAS адрес сигнал и изведен. В зависимост от реда на състоянието НИЕ се прави, за да чете данни от клетката или влизането на клетките (преди записване на данни трябва да бъде поставен върху шината за данни). Интервалът между RAS инсталацията и адрес за доставка на сигнала (и CAS) е предвидено спецификации чипове, но обикновено на адреса се намира в един цикъл на системната шина, както и контролен сигнал - на следващия. По този начин, тя отнема пет цикъла, в които има, съответно, да четат или пишат единична DRAM клетка: издаване на сигнал издаване ред адрес на RAS, издаване на сигнал издаването на колона адрес на СОС, извършване на четене / запис операции (в процедурата статична RAM заема само две до три цикъла).

Фиг. 3.7. Класификация на динамичната RAM: една - чип до основната памет; Б - чипове за графични карти

Също така трябва да се забравя, че е необходимо за възстановяване на данни. Но заедно с естествената изхвърлянето на кондензатор GE в крайна сметка води до загуба на заряд и четене на данни от динамичната памет, така, след като всеки данни четат операция трябва да бъде възстановена. Това се постига чрез повторно записване на същите данни веднага след четене. При четене на информация от една клетка всъщност издава на данните от цялата избрания ред, но се използва само от тези, които се интересуват от колоната, а останалите се игнорират. Така, операция за четене на една клетка води до унищожаване на цялата линия на данни и трябва да бъде възстановено. Възстановяване на данни се извършва автоматично след прочитането на логически схеми на интерфейса, и това се случва веднага след прочитането на линията.

А сега да разгледаме различните видове динамични памети започне с DRAM система, т.е. чипове, предназначени за използване като основна памет. Първоначално това беше асинхронни чипове памет, чиято работа не е свързана стриктно към импулсите на часовника на системната шина.

Asynchronous DRAM. Асинхронни DRAM чипове са контролирани от сигналите RAS и CAS, и тяхната работа е, по принцип, не са пряко свързани с автобус часовник импулси. Asynchronous памет характеристика на допълнителното време, необходимо за взаимодействие на чипове памет и контролер. По този начин, в асинхронен схемата ще бъде генериран RAS сигнал само след получаване на времето на импулса е получена от контролера и чип с памет, след известно време. След това ще даде памет за данни, но администраторът може да ги разгледа само при пристигането на следващата синхронизация импулс, тъй като тя трябва да работи в синхрон с други устройства VM. По този начин, по време на четене / запис на цикъл има малки забавяния, дължащи се чака за контролера на паметта и контролера на паметта.

Чипове DRAM. Първият чипове купчината използва най-прост начин за обмен на данни, често се нарича традиционната (конвенционална). Тя ви позволява да четат и пишат на паметта на един ред само за всеки пети цикъл. Конвенционалната DRAM има структурата 5-5-5-5. Устройствата от този тип могат да работят на честоти до 40 MHz, и поради своята мудност (около 120 НЧ достъп време беше) не трая дълго.

Чипове FPMDRAM. Чипове DRAM прилагане FPM режим, също така, посочени по-ранните видове DRAM.

Чипове EDRAM. А по-бърза версия на DRAM е разработен от Ramtron дъщерно дружество - от Засилено Системи за паметта. Технологията се прилага във версии FPM, EDO и Бедо. В основата на чип-бързо и вътрешен кеш. Наличието на последния - основната характеристика на технологията. В ролята на кеш паметта служи статична памет (SRAM) капацитет от 2048 бита. EDRAM ядро ​​има 2048 колони, всяка от които е свързан с вътрешния кеш. Когато се отнася до клетка се чете едновременно цял ред (2048 бита). Линия за четене се съхранява в SRAM, и прехвърлянето на информация в кеша практически няма ефект върху скоростта, тъй като има един цикъл часовник. По-нататъшно позоваване на клетките, принадлежащи към една и съща линия, данните се вземат от бързо кеш памет. Следващото обаждане на ядрото се случва, когато достъп до клетката, която не се намира в линията съхранява в чиповете на кеш паметта.

Технологията е най-ефективно, когато последователно четене, т.е., когато средното време за достъп за чипове се приближава стойности характеристика (от порядъка на 10 NS) за статична памет. Основната трудност е в несъвместимостта с контролери, които се използват при работа с други видове DRAM.

Синхронна динамична RAM. синхронна DRAM обмена на информация синхронизирана външен часовник The случва в строго определени моменти във времето, което ви позволява да се вземат всички на честотната лента на автобус "процесор-памет" и да се избегне цикъла на изчакване. Адрес и контролна информация се записва в паметта IC. След това реакцията на чипа ще настъпи чрез добре определен брой тактови импулси, и този път на процесора може да се използва за други дейности, които не са свързани с паметта достъп. В случай на синхронна динамична памет достъп вместо продължителността на цикъла посочва минималната допустима продължителност на часовника, а ние говорим за порядъка на 8-10 НЧ време.

Чипове SDRAM. Съкращение SDRAM (синхронна DRAM - Synchronous DRAM) се използва за обозначаване на "нормалното" чип синхронна динамична RAM. Кардинал SDRAM се различава от по-горе асинхронни DRAM може да се намали до четири позиции:

- Synchronous метод за предаване на данни на гумата;

- Механизъм за доставка пакет конвейер;

- Използване на многобройни (две или четири) на вътрешните банки за памет;

- Прехвърлянето на функции от логика самия чип контролер на паметта.

Синхронност памет позволява на контролера на паметта, за да "знае" по време на наличието на данни, като по този начин намаляване на разходите за изчакване и за извличане на данни цикли. Тъй като изглежда данни на изхода на IC едновременно с часовника, памет опростява взаимодействието с други устройства VM.

За разлика от BEDO конвейер може да предава пакети данни в цикъла, така че RAM може да се върви гладко при по-високи скорости, отколкото асинхронен RAM. Предимства конвейер особено повишен дълго предаване на пакет, но не повече от дължината на линията верига.

Значителен ефект дава дял от общия брой на клетките на независими вътрешни масиви (банки). Това ви позволява да се съчетаят достъп до клетката на един от банката с подготовката за следващата операция в други банки (чрез контрол на зареждането верига и възстановяване на данни). Способността да се запази отворена линия памет (многократно от различни банки) също подобрява производителността на паметта. В алтернативен достъп до коефициент на преобразуване банка за всеки един от тях поотделно се намалява пропорционално на броя на банките и SDRAM може да работи при по-високи честоти. Благодарение на интегрираните брояч SDRAM адресите като BEDO DRAM, което позволява да четат и пишат на партиди, и в дължината на SDRAM взрив и варира в пакетен режим е възможно да прочетете цялата линия памет. IMS може да се характеризира с формулата 5-1-1-1. Въпреки факта, че формулата за този вид динамична памет е същата като тази на BEDO, способността да се работи при по-високи честоти води до факта, че SDRAM с две банки в тактова честота на автобус 100 изпълнение на MHz може почти два пъти по-високо тип BEDO памет.

Чипове DDR SDRAM. Важна стъпка в по-нататъшното развитие на SDRAM технология стана DDR SDRAM (Double Data Rate SDRAM - SDRAM двойна скорост на данните). За разлика от новите данни модификация SDRAM изходи в пакетен режим в двата края на пулса на синхронизация, чрез което се удвоява капацитета. Структурата на всеки модул DDR SDRAM включва няколко идентични DDR SDRAM чипове. За модули без корекция на грешки (ECC) на броя е кратно на 8 за модули с ECC - кратно на 9.

В момента съществуват три типа DDR SDRAM (DDR, DDR2, DDR3), всяка от които има няколко характеристики, в зависимост от скоростта на часовника на системната шина. Например, DDR е спецификацията: DDR266, DDR333, DDR400, DDR533. По този начин, на връх трафик DDR333 спецификация чиповете памет е 2.7 GB / сек, докато DDR400 - 3,2 Gbytes / сек. DDR2 е спецификацията: DDR2-400, DDR2-533, DDR2-667, ..., DDR2-1200. Пиковите данни със скорост съответно: 3.2 GB / сек и 4.2 GB / S, ..., 9,6 GB / сек. DDR3 е спецификацията: DDR3-800, DDR3-1066, DDR3-1333, ..., DDR3-2400. Peak скорост на данните в DDR3-2400 е 19 200 GB / сек.

DDR SDRAM в момента е най-често срещаният тип на динамично съхранение на лични виртуални машини.

Чипове RDRAM, DRDRAM. Най-очевидните начини за подобряване на ефективността на процесора с паметта - Увеличаване на автобус часовник или ширина проба (брой битове, изпратени по едно и също време). За съжаление, се опитва да се комбинират двата варианта срещат значителни технически трудности (с увеличаване на честотата на електромагнитните проблеми със съвместимостта са съставени, става по-трудно да се осигури едновременно получаване на всички потребителски информационни битове изпратени успоредно). Повечето от синхронна DRAM (SDRAM, DDR) са широко използвани проба (64 бита) с ограничен автобус честота.

Фундаментално различен подход към изграждането на DRAM е било предложено от Rambus през 1997. Там акцентът е върху увеличаване на тактова честота до 400 MHz, като същевременно намали ширината на пробата до 16 бита. Тази памет, известна като RDRAM (Rambus Direct RAM). Има няколко разновидности на тази технология: Base, едновременно и Direct. All времето е над двата края на тактови сигнали (например в DDR), при което получената честота е съответно 500-600, 600-700, и 800 MHz. Първите два варианта са почти идентични, но промените в Direct (DRDRAM) технология Rambus са значителни.

Първо, да се съсредоточи върху фундаментални аспекти RDRAM технология, с основен фокус върху по-модерна версия - DRDRAM. Основната разлика от други видове DRAM е уникална система за обмен на данни между сърцевината и контролера на паметта, която се основава на така наречените "канал Rambus», прилагане асинхронни блок ориентирани протокол. На информация логично ниво между контролера и паметта се предава пакети.

Има три вида пакети: пакети данни, пакети от редове и колони пакети. Пакети от редове и колони трябва да бъдат предавани от команди на контролера на паметта, съответно реда и колоната линии на масива на елементи на паметта. Тези команди замени конвенционалната система за контрол на чип използва сигналите RAS, CAS, НИЕ и CS.

GE масив е разделен на банките. Броят на кристал капацитет 64 е 8 Mbps или 16 независими двойни банки. Двойният двойката банки банки използва общи четене / запис усилватели. вътрешно ядро ​​чип има 128-битова шина за данни, която позволява за всяка колона адрес за предаване на 16 байта. Когато записвате, можете да използвате маска, в която всеки бит съответства на един байт пакети. С маски, можете да определите колко байта пакета и които трябва да бъдат записани в паметта.

линия за данни, редове и колони в канала са напълно независими, така команден ред, командата колона и данни могат да се предават едновременно и за различни чип банки. Колони пакет включва две полета и премина на пет линии. Първото поле се определя основно работата на писане или четене. Второто поле е било индикация за използването на маската на запис (маската самата се предава по линиите за данни) и продължителна работа код, който идентифицира вариант за основните операции. Пакети са разделени в редици активира пакети за анулиране, и режим на потреблението на регенериране на енергия превключване команда. За да изпрати пакет на реда е разделена на три линии.

Записът може непосредствено след четене - необходимо за забавяне на преминаването на сигнала на канала (от 2,5 до 30 NS, в зависимост от дължината на канала). За да се приведе в съответствие закъснението в предаването на отделни битове на предадения код, проводниците на дъската трябва да бъде поставен точно в паралел, имат една и съща дължина (дължина линия не трябва да превишава 12 см) и отговарят на строги изисквания, определени от възложителя.

Всяко вписване в канала може да се поточна, и времето на закъснение на първия пакет данни е 50 НЧ, а другите операции четене / запис се извършват непрекъснато (забавяне, въведена чрез промяна само операцията по четене от Versa за запис и заместник).

В наличните публикации споменати Intel и Rambus работа по нова версия на RDRAM, наречен nDRAM, който ще поддържа предаване на данни с честоти до 1600 MHz.

Чипове SLDRAM. Потенциални конкуренти за ролята на RDRAM памет стандартна архитектура за бъдеща лична VM действа като нов тип динамична RAM, проектирани от консорциум от производители BM SyncLink Consortium и известен от SLDRAM на акроним. За разлика от RDRAM, чиято технология е собственост на Rambus и Intel, този стандарт - на открито. На ниво система, технологията е много подобна. Данните и команди от контролера на паметта и обратно до SLDRAM пакети, предавани по 4 или 8 чипа. Отбори, адрес и управляващи сигнали са изпратени на еднопосочен 10-битов командния автобус. Четат и пишат данни са предадени над двупосочен 18-битова шина за данни. Двете автобуси работят в една и съща честота. Досега дори честотата е 200 MHz, които, благодарение на DDR технология, еквивалентни на 400 MHz. Следващата SLDRAM The поколение трябва да работи на честоти от 400 MHz и по-висока, това е, за да се гарантира ефективното честота 800 MHz.

За един контролер може да се свържат до 8 чипове памет. За да се избегне забавяне сигнали от първия чип, по-отдалечен от контролера, времето за всеки чип се определя и записва в своя контролен регистър на захранването.

Чипове ESDRAM. Това синхронен версия EDRAM, който използва същите техники за намаляване на времето за достъп. Записът за разлика от четенето идва за прекрачване на кеша, който увеличава производителността ESDRAM при четене от възобновяване на линията, вече в кеша. Благодарение на две банки престой по-чип дължи на препарати за операции на четене / запис е сведена до минимум. Недостатъците са считани за същия чип като тази на EDRAM - сложността на контролера, тъй като тя трябва да вземе под внимание възможността за получаване, за да прочетете в кеш линия на новото ядро. В допълнение, произволно кеш адрес последователност памет се управлява неефективно.

Чипове CDRAM. Този тип RAM е проектиран в корпорацията Mitsubishi, и тя може да се разглежда като преработена версия на ESDRAM, свободни от някои от неговите несъвършенства. Промяна на капацитета на кеша и да се настанят на принципа на данните в тях. Капацитетът на един блок, който се поставя в кеш паметта е намалена до 128 бита, така кеш 16 kilobitovom може едновременно да съхранява копие на местата на паметта 128, който дава кеш паметта ефективно. Замяна на първия поставен в областта на кеш паметта започва само след попълване на последната (128-ти) блок. Направени са промени и средствата за достъп. По този начин, отделен чип адрес линии се използват за статична и динамична ядро ​​кеш. Прехвърляне на данни от динамичен кеш ядрото комбинира с издаването на данните за автобусни толкова чести, но кратък трансфер не намалява ефективността на IC при четене от паметта на големи количества информация и да се изравнят CDRAM ESDRAM, и четене на избрани адреси CDRAM ясен победител. Следва обаче да се отбележи, че горните модификации са довели до по-голяма сложност на контролера на паметта.