КАТЕГОРИИ:


Астрономия- (809) Биология- (7483) Биотехнологии- (1457) Военное дело- (14632) Высокие технологии- (1363) География- (913) Геология- (1438) Государство- (451) Демография- (1065) Дом- (47672) Журналистика и СМИ- (912) Изобретательство- (14524) Иностранные языки- (4268) Информатика- (17799) Искусство- (1338) История- (13644) Компьютеры- (11121) Косметика- (55) Кулинария- (373) Культура- (8427) Лингвистика- (374) Литература- (1642) Маркетинг- (23702) Математика- (16968) Машиностроение- (1700) Медицина- (12668) Менеджмент- (24684) Механика- (15423) Науковедение- (506) Образование- (11852) Охрана труда- (3308) Педагогика- (5571) П Arhitektura- (3434) Astronomiya- (809) Biologiya- (7483) Biotehnologii- (1457) Военно дело (14632) Висока технологиите (1363) Geografiya- (913) Geologiya- (1438) на държавата (451) Demografiya- ( 1065) Къщи- (47672) журналистика и SMI- (912) Izobretatelstvo- (14524) на външните >(4268) Informatika- (17799) Iskusstvo- (1338) История- (13644) Компютри- (11121) Kosmetika- (55) Kulinariya- (373) култура (8427) Lingvistika- (374) Literatura- (1642) маркетинг-(23,702) Matematika- (16,968) инженерно (1700) медицина-(12,668) Management- (24,684) Mehanika- (15423) Naukovedenie- (506) образование-(11,852) защита truda- (3308) Pedagogika- (5571) п Политика- (7869) Право- (5454) Приборостроение- (1369) Программирование- (2801) Производство- (97182) Промышленность- (8706) Психология- (18388) Религия- (3217) Связь- (10668) Сельское хозяйство- (299) Социология- (6455) Спорт- (42831) Строительство- (4793) Торговля- (5050) Транспорт- (2929) Туризм- (1568) Физика- (3942) Философия- (17015) Финансы- (26596) Химия- (22929) Экология- (12095) Экономика- (9961) Электроника- (8441) Электротехника- (4623) Энергетика- (12629) Юриспруденция- (1492) Ядерная техника- (1748) oligrafiya- (1312) Politika- (7869) Лево- (5454) Priborostroenie- (1369) Programmirovanie- (2801) производствено (97182) от промишлеността (8706) Psihologiya- (18,388) Religiya- (3217) с комуникацията (10668) Agriculture- (299) Sotsiologiya- (6455) спортно-(42,831) Изграждане, (4793) Torgovlya- (5050) превозът (2929) Turizm- (1568) физик (3942) Filosofiya- (17015) Finansy- (26596 ) химия (22929) Ekologiya- (12095) Ekonomika- (9961) Telephones- (8441) Elektrotehnika- (4623) Мощност инженерно (12629) Yurisprudentsiya- (1492) ядрена technics- (1748)

Структурата на логическа памет PC

За типичен стандарт PC адресируема памет разпределяне между RAM, ROM и функционално ориентирана информация. (Фиг. 1)
Основната достъп до паметта в съответствие с методите, насочени и се разделя на отделни, понякога частично или напълно припокриващите се региони имат общи имена. По-специално, логическата структура на разширяване основната общия капацитет на паметта на персонален компютър, например, 16 MB е представена на фигура 1.

Стандартна памет 640 KB Горна памет 384 KB
64 KB ПОЛЕ помощни програми и данни OS 576 КВ площ от данните на програмата и потребителското 256K дисплей площ от видео и комунални услуги 128KB ОБЛАСТ OS програма зареждане и др.
RAM ROM

Фиг. 1 1. Разпределение на ОП поле Mbaytnoy

Директно споделена памет, Разширена памет
Standard (конвенционални) памет (SMA) Външна памет (UMA единици) Висока памет (HMA)
640 KB 384 KB 64K

Фиг. 2. логическата структура на основната памет


На първо място, на главния компютър памет се разделя на две логически области: адресируема памет, която заема първите 1024 KB клетки с адреси 0-1024 KB - 1, и разширена памет, достъп до клетките, където е възможно с помощта на специални софтуерни драйвери.
Driver - специална програма, която контролира работата на устройството с памет или външен компютър и обмена на информация между MP и ОП външен компютърни устройства.
Стандартна памет (CMA - Конвенционални Memory Area) се нарича пряко споделена памет, в диапазона от 0 до 640 КВ.
Адресиран директно адреси на паметта от порядъка на 640-1024 Kbyte памет, наречени горна (UMA - Горна Memory Area). Външна памет запазени за паметта на дисплея (VRAM) и постоянно устройство за съхранение. Въпреки това, обикновено има свободни позиции - "прозорец", който може да се използва с помощта на контролер на паметта оперативна памет, като с общо предназначение.
Разширена памет - памет с адресите на 1024K и по-висока.
Директен достъп до тази памет е възможно само в режим, защитен микропроцесор.

В реалния режим, има два начина за достъп до тази памет, но само ако използвате драйверите:
== на спецификацията XMS (тази памет след това се нарича ХМА - Разширен памет пространство);
== EMS (памет нарича EM - Разширена памет).

Достъп до разширената памет, по спецификация на XMS (разшири Спецификация на паметта), организиран с помощта на XMM шофьори (удължено мениджър на паметта). Често наричан паметта допълнително, предвид факта, че първите модели от персонални компютри, тази памет се пускат на всички такси, въпреки че срокът е почти идентична разширяване на понятието Разширена и по-точно се превежда като удължен, увеличен.
Спецификация EMS (Разширена спецификация Memory) е по-рано. Според тази спецификация на достъпа се осъществява чрез показване, както е необходимо отделните полета в Expanded Memory определена област на високо памет. В този процес на информацията не се съхранява, но само адреси, които осигуряват достъп до тази информация. Памет, организиран от спецификация EMS се нарича на дисплея, така че комбинацията от думи и Expanded Memory (EM) често се превежда като показва памет. За организацията разширява паметта на трябва да използвате водача EMM386.EXE (Разширен мениджър Memory) или пакет QEMM управление на паметта.



Разширена памет може да се използва най-вече за съхранение на данни и използването на някои програми. Често разширената памет се използва за организиране на виртуални (електронните) дискове.

Единственото изключение е на малка площ 64 к памет места от 1024 до 1088 Kbyte (така наречените високо памет, понякога наричан по-големия: HMA - Висока Memory Area), който може да бъде разрешен пряко, когато се използва HIMEM.SYS шофьор (High Memory Manager) в според спецификацията XMS.HMA обикновено се използва за съхраняване на програми и данни за операционната система.

Логическата организация на паметта или логическа памет на компютърната система е предмет на нивото на операционната система и се счита за пример на логическата структура на паметта на компютъра е специален случай на неговата организация. Въпреки това, можете да обърнете внимание на широката функции характеристика на логическата структура на паметта, независимо от това дали е компютър или meynfreym.

На първо място, всяка компютърна система, и по-точно, неговата операционна система се нарича postoyanno- разпределена площ памет, която вече споменахме. Тези области обикновено са поставени в началото на паметта и достъп до тях директно от реалните или физически адреси. В тези области, поставянето на данните на системата: таблица за превръщане на виртуалния адрес, таблицата с вектор за прекъсване на обработката (PC), стария и новия статут на словото на всички прекъсне съчетания (PSW IBM System), контрол на информацията вход изход на системата и информация за неговото състояние, информация за състоянието на процесора и на самата памет и т.н.

На второ място, това е областта на памет, предназначена за операционната система програми и потребителски програми, размера и броя на който зависи от архитектурата на системата. Също така, зоната на паметта разпределени входно-изходна система за съхраняване на текущото състояние на всички входно изходни операции за всяко устройство.

В посочените по-горе данни показват регионите на схема разпределение физическата памет в функции (логическа структура памет)

Нека да се даде кратко описание на някои области.

VGA и площ памет MDA (0A000-0BFFFF)

Видео карти използват тези открития в областта на наследството адресно пространство за етикетирането на своите буфери. По подразбиране, достъп до тези зони се прехвърля към hab- интерфейс, свързващ северния мост (MCH) в южен мост (ICH), на която администраторите всички вход изход интерфейс. Въпреки това, ако наличието на бита към VGA регистърът, в конфигурация северния мост, сделки на тези полета са изпратени на AGP графични адаптера свързан към северния мост т.е. тези области се предават за AGP. Но ако конфигурацията на системата се открива, когато един монохромен адаптер, района на адресното пространство в паметта се прехвърля към MDA със сигурност този адаптер и всички сделки, се изпращат до тази област pereadresuyutcya в MCH в Southbridge.

ОБЛАСТ 0C0000-FFFFFF

Тази област памет е разделена на три части

- разширена площ за ISAshiny (000C0000-000D0000)

-extension област BIOS (000Е 0000-000E FFFF)

BIOS система домейн (000F0000-000FFFFF) по подразбиране след нулиране, тази област е затворен за да четат и пишат и всички препратки към него се предават към главината - интерфейса на BIOS чип.

Въпреки това, MCH може да копирате BIOS в паметта си, когато сте задали подходящия режим в контролера на паметта.

Разпределение на зоните за съхранение над 1MGB.

ISA HOLE MEM. Спасе (в прозореца на памет, за да ISA)

BIOS може да се отвори прозорец между 15mgb 16mgb и спедиция на сделки с hab- интерфейс, а не за да завърши на системната памет.

TSEGSMM (памет сегмент за режим SMM)

Тази област на паметта е под контрол софтуер, извършване режим SMM в системата, региона на паметта може да бъде размера на 128klb do1mgb. Достъпът до тази област е възможно, ако е отворен или MCH получава специален код сделка на системната шина. Ако зоната е отворена и на агента на автобуса се опитва да се справи с неразрешен лечение за него в тази област, сделката се анулира.

Външната зона памет за режим SMM (FEDA0000-FEDBFFFF)

Това кеширана домейн адресно пространство дава възможност за изпращане когато става дума за това в съвместим без кеширане на район между 000A 0000-000BFFFF.

AGP / PCI ОБЛАСТ

гореща щепсел технология dlyaAGP заделя достатъчно място за всички устройства, намиращи се зад мост PCI-PCI, AGP в свързването на автобуса система. Всички повиквания към тази област се декодират и изпратени на AGP.

ОБЛАСТ памет I / O APIC (FEC00000-FEC7FFFF)

Тази зона се използва за комуникация APIC прекъсват контролери, които могат да бъдат пуснати на системната шина. Благодарение на използването на технологии, сменя имате трудности при идентифицирането на автобуса, така че те зоната, фиксирани адреси в паметта, т.е. външни устройства, използвани насочени техника за адресно пространство за показване на паметта. Всички искания за I / O APIC от процесора се изпращат на hab- интерфейс в Южна мост.

Площта за фиксиране прекъсва на системната шина (FEE00000-FEEFFFF)

Тази зона се използва за предаване на прекъсване на системната шина. Всяко устройство или hab- AGP интерфейс може да генерира обръщение цикъл за писане в паметта на 0FEEh хххх. MCH получава този запис, заедно с данни за автобуса според автобус протокол PCI, и по-нататъшно насърчаване на гумата като съобщението се прекъсва, като блокира напишете цикъл в паметта.

N лекция 3

Тема на лекцията:

1.Physical структура устройства адресируема памет и тяхната класификация.

2. Динамичен DRAM памет. Операция на физическите процеси в четене / запис на данни и времеви параметри характеристики

3.Sredstva подобряване на производителността на паметта. Модулната структура на паметта. Регенерация динамична памет.

В основата на концепцията за физическия организацията на адресируеми устройства с памет се основава на принципа на едно съответствие между всеки елемент от данни от областта за данни и съответния елемент (адрес) на адрес областта на космическото пространство.

Стойността на адрес се изразява величината на броя на двоичен п-битов, т.е. броя на възможните комбинации, определени като N = 2 * п ще определи броя на елементи от данни друг от неговия обем.

Така че това, което е елемент от данни в паметта

Минимална елемент е двоичен бит, който взема 0ili1 на стойност.

Системата за компютърни и на друг набор -Hardware своя софтуер в общи линии не работи всеки бит (въпреки че съществуват такива операции) и над техните групи (герои, байтове, думи), така че минимум елемент, който да организира третиране от процесора към паметта в почти всички съвременните компютърни системи използват байт.

И така, търсейки байт в паметта в същото време ние апелираме към всички битове, включени в байт, а това е възможно само ако всички бита на адрес байт със същия адрес стойност.

В случай на прилагане на група от байтове трябва да изхвърли (игнорират) долните адресни битове в броя на р = LOGN на osnovaniyu2 и п-броя на едновременно избрани байта.

Технологично, този проблем може да бъде решен по различни начини.

Възможно е да се осигури физическа структура, която е достъпна едно малко и да се комбинират няколко такива структури, успоредни на съответните им адреси входове.

И това е възможно да се организира обръщение към няколко елемента едновременно паметта в рамките на структурата като ги свързва с едни и същи линии за вземане на проби.

В първия случай физическата организация на матрицата на памет е конструирана по метод, подобен на Декартова координатна система, която е известна на всяка точка, определена от стойности X и Y координатите и елемент местност данни матрица структура (малко) се определя еднозначно в пресечната точка на двете проби линии X и Y.Aktivizatsiya тези линии да се появят по време на декодиране стойности вход в DSHX DSHY и които представляват част от стойността на адрес.

Във втория случай, един декодер, който е, всички битове на стойността на адрес подава към него, което генерира сигнал активен е само един от всеки отделен случай. Тези сигнали се нанася върху шините на паметта, всяка гума активира няколко елемента, свързани към него.

В зависимост от приложението на един от методите или съвместно прилагане на различни структури, се класифицират като се вземат предвид и броят на контролните линии, предоставени по отношение на данните в паметта.

Въз основа на горните наблюдения говорят обмислят различни физически структури адресируема памет.

За да се извърши запис или четене на адрес паметта на всеки елемент от паметта съхранява него минимална информация (Bit) е необходимо да се предоставят на контролната информация под формата на адрес и информация (данни) сигнали в зависимост от броя на физическите линии, използвани за тези цели и тяхното използване за предаване логическите стойности на сигналите са разграничени структура 2D, 3D, 2.5D, 2DM.

Когато D (измерение) - размер

Редица - определяне на броя на адресните линии и четене / запис входни линии до всеки елемент на паметта. Освен това, при изчисляване на входни линии и чете линии се приема като 1. Структурата на 2D, 3D, 2.5D се характеризират с помощта на магнитни елементи на ядрото, които ние считаме.

2DM структура характеристика на съвременните спомени, в организацията на матриците на елементите, събрани на базата на транзистора, в който елемент на паметта се използва способността на изолирания поток, който изпълнява функцията на кондензатор.

2D структура

2D устройство тип памет има две проба координира, където само една координатна стойност е свързана с адрес, който определя адрес избран думата, т.е. конструкция, изградена от втория метод. Вторият координатната

не е свързан с адрес автобус се използва за контролиране изпълнението на думата, когато пишете и четете. Координатната представлява два галванично изолиран автобус автобус за запис и четене на автобус, които са свързани усилватели писане и четене съответно.

като се има предвид

Fzap1


Блоковата схема на памет 2D

Напиши прочетен

В режим на запис и четене на координатен хранени намотка ток от различни посоки, сегашната най-големият чете два пъти и трябва да носите

сърцевина обръщане (го прехвърля към нула състояние)

В случай на единна държава на ядрото в бобината по време на четенето на четене Настоящото значение на индуцирана електродвижеща сила, от която зависи устройството за четене. Ако ядрото е в състояние на нула, тока в намотката на четене отсъства, тъй като няма промяна в магнитния поток, и текущата намеса, произтичащи от частично намагнитване обръщане на цикъла на четене не се възприема усилвател.

запис на амплитудата на тока да бъде равна на 1/2

четене ток и да бъде насочена в обратна посока и само в случай на тока на запис подава към записването за освобождаване от отговорност бобина и има същата посока, като тока на запис в намотката на адреса на сумата от двете течения извършват ядро ​​трансфер в състояние "1".

В случай на запис на тока на бобината адрес нула в ликвидация запис на линия и пишат текущата стойност не е достатъчна, за да се премести на ядрото до състояние "1".

Анализ на гореизложеното може да се заключи, че:

Тази структура, когато се използва като елемент на паметта магнитопровод за всеки достъп, независимо от вида на операцията (чете или пише) изпълнява две съседни цикъл за четене и запис, с единствената разлика, че в четене на прочетените данни се връща обратно в паметта, както и за записване, в нулиране на клетките в цикъла за четене, новите данни

контролирани запис усилватели.

Функционална схема на 2DM структура елемент памет.

структура 2DM

Структура 2DM започна да представлява по-нататъшно изменение на вече съществуващите 2D и 2,5D структури.

От 2D архитектура, използвана в 2DM едновременното активиране на наш елементи (думи на страницата); 2,5D, получени от възможността да контролират побитовото четене и писане на матрицата, с други думи, нека матрицата 2DM стоманени елементи са поставени един бит в множествена 2D галванично обединена с него в една от три гуми, а именно, да координира Y, и запис малко бит прочетете автобус

чрез използване като клетъчна памет транзистор с изолиран изтичане използвана като електрод на кондензатор съхранение. Имайте предвид, че отново 2D магнитна структура елементи, които работят на принципа на електромагнитната индукция закон не позволява такава асоциация.

Изборът на физическа структура, ние сме по-горе, това е само част от фазата на проектиране на паметта. Структура определя само топология единица натрупване съхранение, броят на адрес и контрол автобуси, доставени на всеки елемент за съхранение на данни, но не определя времето сигнали и съотношения, входящи тези шини на елементите. За да настроите тези параметри (продължителност на сигналите и тяхното забавено спрямо друго), че е необходимо да се знае, физическите процеси, протичащи в единицата за съхранение при четене и писане на данни.

Проектиране форма на сигнала, определяне на вида и броя на сигнали, които контролират работата на секцията за съхранение е развитието на комуникационен протокол (интерфейс) памет с компютърна система (CPU). управление на паметта протокол единица се реализира. Структурно, блок за управление на паметта може да бъде като част от процесора и дънната платка чипсет вградени в системата и може да бъде в самия чип (вътрешен контролер). Ето защо, преди да се разгледа на организацията днес със спомени високоскоростна, обърнете внимание на основните моменти от работата DRAM и процесите, които протичат в него, когато четете и писане на данни.


1. В режим на съхранение LP пасивен транзистор е затворена.

Когато клетка проба линия проба се зарежда, отваряне на транзистора.

2. Преди да активирате елемент за вземане на проби по линията на ЛПС чрез ключ 3 се подава напрежение V / 2. Веднага след като сигналът се прилага към линията на пробата (LP) ключ K3 отваря.

Тъй като по обвинението в процеса линия / запис за четене започва презареждане изравняване на потенциалите между C и C такса ЛПС. Да приемем, че пробивът С се изпуска до 0 (Резултати 0) ако TK ОЦК С се зарежда напрежение V / 2 след това

Qlzs = Slzs * V / 2

След презареждане на базата на закона за запазване на зареждане Qlzs = (Clzs + С3) * (V / 2-ΔU)

Когато стойността ΔU = V * Czaryada / 2 * Slzs

ΔU на стойност е по-голяма, толкова по-малко Slzs. В записите случаят в елемент 1 Slzs се презареждат до стойност V / 2 + ΔU


За да се увеличи ΔU ниво в производствени технологии матрици 2DM структура на полупроводниковата памет елемент се използва и след технологични методи:

А) увеличаване на капацитет C на таксата се дължи на диелектрик с висока диелектрична константа.

B) намаляване на капацитет поради PPE PPE рязане част 2 и разпределението на елементи за съхранение еднакво между тях. Освен това, за четене на данни от елементите памет в междината включват диференциален усилвател образуващи стойността на сигнала на изхода чете за потенциална разлика прилага към неговите два входа.

Като пример, помисли за функционирането на схемата на усилвател-регенератор използва в паметта 2DM.

А спусъка схема е усилвателя работи при емисия за "Получаване" S1G капачки Ес 2 Же сигнал, който се генерира при четене на данни от LZSA линии елемент памет или LZSV. Превключете резе ще зависи от стойностите на потенциала, формирани в четене, тъй като активен е само един ред, а другият винаги ще запази стойността предварително презареждане, които са натоварени с две линии, преди да прочетете.

И така, ако LZSA 1, ако

Vlza = V / 2 + Δi

Vlzsv = V / 2

статус Trigger получава отворена T2, T1 затворен, образувайки по Vlzsv = 0, Vlzsa = V, извършване регенерация четене линия LZSA където четене произведени, т.е. четене елемент ще dozaryazhen да V. стойност Ако LZSA 0 е прочетено, получава състоянието на спусъка, противоположна на тази, описана по-горе. Т1 се отваря и затваря като Т2 Vlzsa = V / 2-ΔU, Vlzsv = V / 2

И елемент за съхранение се разтоварва на 0. При четене на информация от ред 1 LZSV например

Vlzsv = V / 2 + ΔU, Vlzsa = V / 2, и състоянието на спусъка е същата като при четене линия LZSA 0 и 0 при четене е същата като при четене LZSA 1.

За да бъде недвусмислено спусъка стойност независимо от линия инверсия четене организира записване на информация в една от линиите, по този начин за определяне стойността на спусъка при четене на 0 или 1, независимо от линиите за четене

След като се запозна с процесите, които протичат в паметта за писане и четене, помислете за неговата работа и таблица с времена на неговото действие.

Съвременната архитектура памет с произволен достъп е с матрица организация на масива от елементи на паметта. Адрес за да изберете съответния елемент съхраняване на информация е предоставена на модула памет за 2 цикъла (ред и колона адрес адрес), за да запазите номера на адрес пространство от имена, като се използва мултиплексиране.

1. Избор (достъп до елемент памет) започва с На кой пилот FTS1 работи във вътрешния контролера на паметта, който е и , за получаващи адрес ред се извършва в буфер регистър и активиране на DSHH, на изхода на който се активира от един от линията за вземане на проби, при което елементите за съхранение се свързват към линии или LZSA LZSV

2. Едновременно сигнал ключалки ключове TL1

1) Когато отстраняване LZSA LZSV и потенциал на един от които ще се определя от стойността на капацитет, който има информационен капацитет С., докато другата (пасивни) съхранява стойност

3. Създадена сигнал към който мощност се подава към усилвател-водача тип тригер. От този момент започва процеса на регенерация потенциал и активната линия LZSA V, и пасивна LZSV 0 (чете LZSa 1)

4. По времето, Тя трябва да бъде на по-високо работи FTS2 и формира в резултат на което кодът на рецепция колона го декодиране, при която на един от изходите на декодера ще бъде активен ниво, открити ключове 2 и четене информацията е при условие, че е отворен ключ 4 е снабден с външен автобуса.

5.Sostoyanie usilitelya- спусъка генератор се поддържа за продължителността Кой трябва да е достатъчна за получаването на данни от модула в следната връзка за предаване на данни към процесора.

6. сигнал извършване на неговата функция във връзка с пораствам ,, определяне на модула памет за следващото обаждане.

Времето между две Тя трябва да бъде достатъчна, за да се възстанови до LZSA, стойност LZSV , С цел да бъде в състояние да се обърнат към линия.

Нека да се определят основните изисквания за времето на паметта.

TRSD- време определяне сигнал доставя сравнително RAS.Eta забавяне латентност CAS необходим за декодиране на адрес ред, активиране на линията за вземане на проби и извън линията от Предналягане източник ЛПС.

TCL- време на външния вид на данните за сигнални линии Прочетете Запис от началото на активиране на CAS. Определеното време за получаване на адрес на колона за декодиране и превключване KL4 ключ, който позволява издаването на трансфер на данни с ЛПС

Trás-общо време на четене на данни от цикъла на запис в паметта.

TPR- предналягане PPE гума време по различен начин, времето, необходимо за възстановяване на напрежението в реда на ЛПС, на стойност от V / 2 в този случай времето се определя от таксата PPE ключов оперативен път TL1 и постоянни линии

Trás + TRP- минималното време, което може да включва достъп до паметта.

,

1. Един от първите методи, за да се увеличи скоростта на паметта е технология пакет данни в памет физическа структура и начин на приложение за лечението на редуване адрес на данни в паметта. Ето защо, преди да се обмислят други методи, и по-специално тези, използвани в модерна архитектура, отдава почит на първия развитие, се спирам на този метод.

Този метод се основава на модулна конструкция на технологиите памет, която ще разгледа по-късно и е специален случай на изграждане на паметта от организацията физическата памет в банките. Физическо банка се счита за един модул или група от модули памет, които са инсталирани едновременно да предостави данни от ширина на паметта на системата за вземане на проби автобус.

Тази организация позволява да се контролира размера на площта на информация пространство системна памет, добавяне или изтриване на модули памет.

В изграждането на банките памет от използване битов адрес решетка разпредели бита за решаване на номера на банката, към която се обработват. В зависимост от теглото на тези битове (местоположения адрес на мрежата) са оформени банки на различни конфигурации.

Например, като изберете за справяне с банки LSB лечение адресира паметта ние поставяме дори елементи в една и съща банка, а старо, а другото с помощта на разместването, адреси технология за обработка за подобряване на производителността на паметта.

И така - пакет оперативна pamyati.- метод за изграждане на мулти-адресируем с вентилатор (на парчета), в които съседни адрес информационните елементи, съответстващи на ширината на пробата (дума, двойна дума и т.н.) принадлежат (настанени) на различни модули.

Следователно, дори чрез поставяне на думите в една и странно в другата модул, когато пишете и четете ги организира едновременно получаване на проба в случай на последователно лечение с адреси увеличение на производителността на паметта. Когато този ключ е необходим (мултиплексор), който ще издаде на системна шина желаната дума.


Модул странни адреси

D


Както следва от анализа на веригата, и време диаграма на линията памет е в активно състояние през времетраенето на сигнала И стойностите на потенциала тригер определя от стойностите на изхода на усилвателя - регенератор, докато се подава мощност по време на F2 продължителност.

V

LZSA LZSV

F2

И така, ако приемем, че напуска държавата дълго време, линията ще бъде активен и F2 заключване на спусъка, и дава серия от И колона адрес на модул с памет, да получат увеличение на скоростта. Тя е в този режим на FPM.


FPM

CAS

schit.dannyh

честота на повторение Той определя времето, необходимо за прехвърляне на данни от паметта към процесора време.

Така че, ако въведете буфер регистър, който ще съхранява данни, следващата честота. може да се увеличи.

RAS


CAS


Sha ROW

буфер

Данните са прочетени и приети в клипборда

ред col1 col2

SM

DATE1 DATE2

В памет EDO серия Тя идва от контролера на паметта на модула.

Допълнително увеличение на производителността е реализирана BEDO- Best външни данни от въвеждането на брояч модул броя на импулсите се определя от дълго пакет и адреса на колоната се прехвърля в паметта Само първата покана.


RAS

ROW

CAS VEDO

, col1

SHA


вътрешен брояч CAS

за трансфер на данни

SDRAM памет архитектура.

Въпреки SDRAM съдържа в динамична памет работи като EDO, принцип SDRAM контролен модул е ​​напълно различна, и подобряване на постигнатите от "латентни" вътрешната изработки DRAM специални методи за въвеждане на друг хардуер, а именно:

1.Sinhronizatsiya всички операции в системната памет автобус часовник честота.

2.Razdelenie SDRAM чипове на местни банки (логично). Това решение позволява да се реализират страници разделените режим, което дава възможност за премахване на забавянията, свързани с регенерация и организирате непрекъснатост на потока от данни.

лечение 3.Konveyernaya обработка е позволила да произвежда новия адрес колона във всеки такт, в допълнение EDO като SDRAM чипове има м вътрешен поток определя броя на думите в потока и определя регистър режим.

4.Registr режим е не само предназначени за съхраняване на количеството на потока, но също и информация за вида на потока (последователно или парчета отчитане) тогава има SDRAM устройство с програмируеми параметри, които са записани в гореспоменатия случай.

Записът се извършва по специален цикъл от външен контролер на паметта, данните се предават по адрес автобус.

След записите за двутактови в регистъра на режима трябва непременно празен NOP цикъл. След приключване на два цикъла на инициализация започва цикъл достъп до паметта с "активиране" команда, по време на изпълнение на което външният контролера, за да SDRAM банка адрес на вътрешния предават по адрес автобуси в страната и адрес на банката линия.

Посочвайки архитектурните особености на SDRAM, обсъдете ги с повече подробности. Ами, първо, да архитектурата на SDRAM въвежда концепцията за логично банка. Първоначално споменахме модулната конструкция на паметта и така разпространението на посоченото по-горе технология за вътрешната архитектура на чип памет самата стигаме до идеята за логично банката.

В действителност физическата организация на чип, който съхранява данни (матрица) в случай на организацията на банки от технологична гледна точка може да бъде представена като набор независимо един от матрица от друг, който се срязва с голям набор от чипове, при поддържане на доставката на един и битовете на редове и колони адреси техните декодери, банков номер допълнителна стойност хранене, за да активирате subbmatritsy съхраняване на информация на банката.

Възниква въпросът. Тогава защо тези банки вътрешен чип, наречен логично.

Отговорът може да се отнася, например в него за подобна идея, като логическото устройство. Логическо устройство е част от дисковото пространство (цилиндри или няколко песни) на физическия диск видим за по-високото ниво на операционната система като независим контрол обект, така и логическото банка, вътре в чипа за програмата се разглежда като отделна единица от паметта си, които могат да бъдат достъпни.

Такова намаляване изработен от независими линии от различни банки, което позволява да се открие последователност от команди "активиране" на банките на всеки цикъл на паметта и да независим лечение.

Ако външният контролера "знае" какви данни трябва да бъдат предадени на банката, както и банката, в която те са по отношение на настаняването им в една и съща физическа банката, тя може да обменя данни между логически банки със закъснение от един цикъл.

Изпълнение на конвейера при четене на данни от паметта е показано в горната схема и схема за синхронизация. Въпросът е, че получаването на колона адрес буфер регистър и активиране декодер реализира две серии синхронизация, компенсира във времето с часовник, така адрес регистър колона, предава информацията на входа на декодер в текущия цикъл, става свободен да получи следващата колона адресите, на горния ръб на следващия часовник; и в същото време тя започва да декодиране на адреса на предишния оратор, така че данните могат да се издават всяка следваща цикъл на системната шина.

Както се вижда от схемата за организиране режим пакет от външния контролер трябва да преминат на адреса на първата колона (пакет старт) и зареден в брояч (дължина пакет) стойността. От горното следва, че организацията на периодичен режим изисква подготвителна работа, която се извършва в специална команда "режим на настройка регистър" от външен контролер.

Външен контролер на свой ред да се приложи протокол за комуникация с модула памет има свой регистър на готовност, зависи както от вътрешен хардуер логика, и стои над нивото (програма) през процесора, от която влиза в определен ред за определяне на режима на работа.

Как е комуникацията на процесор с външен контролер на паметта обсъждаме в бъдеще, но сега ние отбелязваме, че режимът се регистрирате външен контролер предоставя следните видове кода, произведена от програмата или от вътрешната логика

нулиране (camoregeneratsiya) -000

NOP (без работа) -001

всички банки да затворят -010

Режим на регистър устата -011

Регенерация - 110

нормална работа - 111

Модулната конструкция на паметта

От паметта на чип в дълбочината на своя адрес пространство, което се определя от броя на входовете, доставени на адреса, входове на чипове не осигуряват в повечето случаи, размерът на системната памет, а след това изчисляване се извършва в първия изчисление подмодул - Node брой чипове предоставяне ширина проба.

:

:

m


L / m - броят на чипове,

контейнер подмодул

:

: m


Като се има предвид, че L се чете от бита на паметта в момент, в които броят на байта за четене на е равна на L / 8, а във всеки един байт от паметта е адресирано, адресирането едновременно да четат байта от паметта, ние сме длъжни да изхвърли правилния адрес на мрежата "P" бита.

, или - броя байтове прочете едновременно. Останалите битове ще бъдат използвани, както следва:

- броят на под-модули

- капацитет на микрочипове

- автобус за вземане на проби

+ - капацитет на подмодул



Т бита KP

А [0 ÷ к-1]

Под-модул (2 ^ к) XE


бъз

Т бита ::

Под-модул (2 ^ к) XE
::



опресняване на паметта

Динамична памет изисква възстановяване, след като се свържете за данните, с оглед на саморазреждане време на кондензатори, които се използват като елемент с памет.

Както е обсъдено в анализ DRAM и SDRAM, регенерация достатъчно да активира само тези линии, което има за автоматично възстановяване на информация в целия ред. Т.е. след известно време на всеки елемент памет изисква лечение с него, за да се възстанови данни, съхранявани в него. Различни системи за изпълнение на този процес по различни начини.

По този начин, в системи с автобус-базирани, където адрес и трансфер на данни от данните са други автобусни агенти принудени контролер на шината на определени интервали и организиране на искане за собствеността на процесорната шина.

Така че в момента един от най-канал DMA (Direct Access Memory) е участвал в режим на регенерация, където се съхранява информация за адреса, който спря предишния цикъл.

Блокова схема

Генераторът генерира импулси и чрез честотен делител организира искане пулс регенерация процесор. В случай на потвърждение установи Treg = 1, което позволява работата на гишето формиране на регенериране адресите (редове) и придружени от RAS сигнал. По време на регенерация на RAS сигналите и CAS от CPU заключени. Той определя регенерация цикъл време брояч, и завършва на сигнала преливник. За доставка на адрес ред в модул, използван от спусък регенерация контрол мултиплексор.

Архитектурата на съвременните компютри с автобус организация, в която се открои интегриран контролер на паметта. схема за контрол регенерация е организирана като външен контролер, и частично във вътрешния контролер (памет чип). Външни изхода на контролера само регенерация команда CBR, който се формира след определен период от време, посочен от цикъла на регенерация.

Тъй като достъпът памет на различните му клетки се появява на случаен принцип, а след това на динамичната памет за съхранение на информацията, необходима цикли обновление.

Memory Refresh.

регенерация цикли могат да бъдат организирани по различни начини. Един класически метод е да преминете без пулс CAS, съкратено като ROR (RAS само на обновяване)

Друг често срещан начин е да CBR (CAS преди RAS). Този метод е по-специално използвани в SDRAM, като Сериен ROR в тази памет се възприема като команда "ACT" - линията за активиране. В допълнение към организиране на регенериране цикли на външен контролер с помощта на самия режим на регенерация. Адрес линии регенерирани се вземат от външния контролер за един цикъл ROR и възстановяване на вътрешния брояч за цикъл CBR. Т.е. SDRAM адрес се генерира за линията съхранява в самия чип памет. Активиране CBR цикли от външен контролер се случва на редовни интервали.

Най-много освежаващо.

режим самостоятелно регенериране е подредена в микросхема в CKE преводаческата сигнал (часовник даде възможност) до ниско ниво от външен контролер.

В режим на регенерация, самият чип периодично работи регенериращите цикли на вътрешния таймер и не реагира на външни сигнали, така че външният часовник може да бъде спряно. Причини за спиране на синхронизация може да включва следните обстоятелства:

1) изпълнение на инструкции в Hult на процесор. В резултат на това на процесора се превключва да се посочи S1

S1 - той спира таймера на дънната платка, но данните се съхраняват в паметта на системата.

2) S2 - допълнително премахва мощност от кеша, дънна платка и процесор състояние се запазва, но RAM

3) S3 - де-енергизиране всички компоненти на дънната платка с изключение на паметта

Забележка: Изпълнение "SLEEP" [S1, S2, S3] може да се случи в случай на "изключване", когато операционната система разпознава ситуация катастрофа.

N4 лекция.

Кеш паметта. организиране принцип на кеша. Видове кеш.

LRU подмяна механизъм линии в кеш паметта.

Кеш паметта

Тенденцията към нарастване на производителността на VS Това доведе до необходимостта да се влиза в архитектурата на т.нар кеш паметта, която допълнителен буфер информация между системната памет и процесор. Кеш памет за силата на звука е много по-малък, отколкото системната памет и съхраняване на копие от неговите клетки, в допълнение към устройството за съхранение, данните трябва да включват индекс или маркирани единица обем, равен на адрес кумулативно. Този индекс трябва да се съхранява информация блок еднозначно определя коя специфична клетъчна памет са отразени в различни клетки на кеша единица за съхранение.

Тъй като системната памет е адресируема единица с произволен достъп, таговете се използват като клетъчни системна памет адреси (пълно или частично кеш, в зависимост от архитектурата)

Разграничаване основно три вида кеш:

- напълно асоциативен,

- директен картографиране

- Въвеждане и асоциативен.

Напълно асоциативен кеш.

Този тип кеш тагове в своята част съдържа пълно физическо адреса на необходимите данни, които идентифицират местоположението им в паметта на системата. Ето защо, в кеш архитектура на каквито и да било съдържание на клетката на системната памет може да се постави във всяка клетка кеш.

Но от друга страна има модела търсене на данните в този кеш е сложна, тъй като изисква едновременно анализ на всички клетки на маркера.

Ако малко на брой клетки е възможно да се въведе такава схема, големия обем го изисква много хардуерни разходи, е в крайна сметка използването на тази архитектура е неподходящо.

ГРАФИЧЕН АЛГОРИТЪМ

Както се вижда от блока в режим прочетете верига настоящ адрес данни, предоставени от веригата сравнение, броят на които се определя от броя на клетките в кеша. Другият вход на вериги за сравнение получава адрес стойности (тагове, записани във всяка една от клетките, маркирани част по време на запис в кеш паметта).

Това сравнение верига, която открива случайно

Той генерира сигнал за разрешаване на издаването на групата данни, съответстваща на клетката за съхранение.

Когато говорим за структурата на маркираните съдържанието на клетките на паметта, трябва да се отбележи, че данните в кеша се използва не само за четене, но и за техните изменения по време на обработката на процесора.

Възниква въпросът: "Какво да правя с тази информация?"

Дали да ги записват в кеш паметта обратно след лечение или да се изпрати на системната памет, а след това какво да прави с оригиналното копие от които е претърпял промяна и на място в кеш.

Ако променените данни са изходи и се използват за по-нататъшни изчисления, тя може да бъде написана на кеш паметта, и само получи крайният резултат може да бъде изпратен на системната памет.

Колко дълго променените данни могат да се съхраняват в кеш паметта? Този път, също е много важно, по същата причина, че в допълнение към системата за процесор, обикновено има и други агенти, които имат пряк достъп до паметта (контролер на твърдия диск).

Дори тези въпроси разкриват проблем, който трябва да се обърне внимание, когато влизат в кеш паметта на системата.

Оттук и изводът:

За решаването на всички тези проблеми, които са свързани с т.нар кохерентността на кеша и паметта, които имат само данните адрес в маркера често не е достатъчно. За допълнителна информация, показваща състоянието на данните в системата (кеш) (малко валидност).

Cache директен картографиране.

В основата на кеша директно картографиране на следния принцип:

общо пространство с памет е разделена на две равни блокове, размерът на която е равна на размера на кеш паметта.

Кеш памет, различна от единица за съхранение е с единица за съхранение тагове са знак за наличието на исканите данни в кеш паметта.

<== предишната лекция | Следващата лекция ==>
| Структурата на логическа памет PC

; Дата на добавяне: 03.01.2014; ; Прегледи: 373; Нарушаването на авторски права? ;


Ние ценим Вашето мнение! Беше ли полезна публикува материал? Да | не



ТЪРСЕНЕ:


Вижте също:



ailback.ru - Edu Doc (2013 - 2017) на година. Не е авторът на материала, и предоставя на студентите възможност за безплатно обучение и употреба! Най-новото допълнение , Ал IP: 66.249.93.206
Page генерирана за: 0.142 сек.